Intel Diamond Rapids-Architektur: Umstellung auf UCIe und den 18A-Prozess

Intel seine neue UCIe-Technologie sowohl für Diamond Rapids als auch für Wildcat Lake vorgestellt. Damit will der Hersteller die Produktionskosten senken und die Chipausbeute verbessern. In der Diamond-Rapids-Architektur werden bis zu vier Stapel aus Cache und Prozessorkernen über diese Schnittstelle verbunden. Obwohl beide Produktfamilien UCIe nutzen, gibt es einen Unterschied bei der Bandbreite: Diamond Rapids setzt Transceiver ein, die mit 16 GT/s arbeiten, während Wildcat Lake mit 8 GT/s arbeitet.

Die Systemtopologie sieht vor, dass zwei CBBs mit einem zentralen „Fabric Hub Tile“ verbunden werden. Dieser Hub integriert die folgenden Komponenten:

• Acht Speichercontroller mit Unterstützung für Compute Express Link (CXL) und Datenverschlüsselung.
• 64 Transceiver für PCIe 6.
• Dazu weitere PCIe Gen 4 Lanes
• L3-Shared-Cache als unteres Tile
• Compute Tiles verbunden mit einem Fabric Hub. Die beiden Hubs haben eine schnellere Anbindung.

Spezifikationen zu Speicherbandbreite und Speicher

Diamond Rapids unterstützt Hochgeschwindigkeits-Speicherkonfigurationen für intensive Server-Workloads. Mit Standard-DDR5-DIMMs erreicht das System Geschwindigkeiten von 8.000 MT/s. Für höhere Leistungsanforderungen ermöglichen Multi-Rank-DIMMs (MRDIMMs) Geschwindigkeiten von bis zu 12.800 MT/s, was eine Gesamtspeicherbandbreite von 1,6 TB/s ermöglicht, also 400 GB/s pro Core Tile.

Chiplet-Design und Fertigungsprozess

Intel hat die Beziehung zwischen dem Last-Level-Cache (LLC) und dem Speichercontroller angepasst und beide in separate Einheiten aufgeteilt. Die Core-Chiplets sind auf einem aktiven Basis-Tile positioniert, ähnlich wie beim Clearwater-Forest-Design. Diese Konfiguration ermöglicht einen verteilten L3-Cache, der potenziell 1,28 GB LLC erreichen kann, und nutzt einen verteilten Snoop-Agenten, um die Kommunikationslatenz im Prozessor zu minimieren.

Die Fertigung erfolgt in zwei Prozessen:

• Kern-Chiplets: Werden im optimierten Intel 18A-P-Prozess hergestellt.
• Unterstützende Chiplets: Werden im Intel 3 (3 nm)-Prozess gefertigt.

Jedes Kern-Chiplet enthält 16 P-Kerne, was eine maximale Konfiguration von 256 Kernen pro Sockel ermöglicht.

Befehlssatz und Leistungserweiterungen

Die kommenden Prozessoren werden Advanced Performance Extensions (APX) einführen. Dieses Update verdoppelt die Anzahl der Allzweckregister und führt neue bedingte Befehle ein, die es dem Prozessor ermöglichen, Befehle basierend auf bestimmten Zuständen auszuführen, was die Ausführungsgeschwindigkeit potenziell erhöht. Zudem unterstützt die Architektur AVX 10.2 und Advanced Matrix Extensions (AMX) für beschleunigte mathematische Berechnungen.