@menelik82
das kann man so nciht sagen da fehlen die taktangaben
nehmen wir als beispiel einen sdram 400Mhz cl2 und einen ddr1 cl5 400Mhrz und.
cl = cas latency = coloum adress strobe latency
grob: zeit in takten zum vollständigen adressieren einer peicherseite bze. page.
gut also benötigt der sdram
ram zwei 400Mhz Takte bis er eine speicherseite adressiert hat, ergibt 1/400*2= 0,005 sekunden beim ddr2 1/400*5= 0,0125 sekunden.
es muss allerdings berücksichtigt werden, dass ddr1 module doppelt so viele daten in einem lesezyklus ausgeben können. dies wird in der
ram riegelbezeichnung allerdings schon mit berücksichtigt:
d.h.: die speicherbausteine auf einem sdram speichermodul laufen mit 400Mhz und der Riegel auch auf 400Mhz da pro Takt 1 Bit gelesen wird.
(Typenbezeichnung SDRAM 400Mhz)
die speicherbausteine eines ddr1 riegel laufen auch mit 400Mhz der riegel jedoch mit 800Mhz da pro speicherzellentakt 2 Bits gelesen werden.
(Typenbezeichnung DDR2 800Mhz)
die doppelte datendurchsatzrate trifft allerdings nur bei leseanforderungen auf nacheinanderfolgende speichrzellen zu. (siehe "prefetching" wiki)
bei ddr2 u. ddr3 das selbe ddr2 liest 4 Bits pro speicherzellentakt und ddr3 8 Bits.
gleichzeitig wird duch neue technologien der eigentliche speicherzellentakt (nicht riegeltakt! den auch aber dies durch die ddr1,2,3 technologie) auch immer wieder gesteigert wird ist es physikalisch (bisher) nicht möglich bei hohem takt die geringen CL Werte zu halten.
so hoffe verständlich und richtig ^^
aber ohen gewähr^^